--- /srv/reproducible-results/rbuild-debian/r-b-build.sLOJjhz4/b1/yosys_0.51-1_amd64.changes +++ /srv/reproducible-results/rbuild-debian/r-b-build.sLOJjhz4/b2/yosys_0.51-1_amd64.changes ├── Files │ @@ -1,7 +1,7 @@ │ │ 88a9c59809e8038512300f6ac5c755e8 22676268 debug optional yosys-abc-dbgsym_0.51-1_amd64.deb │ b5d433809c51ae0ffea8a19c687550c4 4595248 electronics optional yosys-abc_0.51-1_amd64.deb │ 2c9e7e93ba936070550f239da54f95b5 92620500 debug optional yosys-dbgsym_0.51-1_amd64.deb │ - 919ebcffbda23a2bf209754ebdaaa58f 134696 electronics optional yosys-dev_0.51-1_amd64.deb │ - 9135aa2ce026bdcc439d38ffdf1b3f6a 2907032 doc optional yosys-doc_0.51-1_all.deb │ + 289cd0f91a8ef537adb03c68c4bab393 134788 electronics optional yosys-dev_0.51-1_amd64.deb │ + 649771a6c6de0070a995f5597e179ad7 2908252 doc optional yosys-doc_0.51-1_all.deb │ 7fdde6159591df026b5d37d5306a567c 6200852 electronics optional yosys_0.51-1_amd64.deb ├── yosys-dev_0.51-1_amd64.deb │ ├── file list │ │ @@ -1,3 +1,3 @@ │ │ -rw-r--r-- 0 0 0 4 2025-03-17 23:00:57.000000 debian-binary │ │ --rw-r--r-- 0 0 0 2268 2025-03-17 23:00:57.000000 control.tar.xz │ │ --rw-r--r-- 0 0 0 132236 2025-03-17 23:00:57.000000 data.tar.xz │ │ +-rw-r--r-- 0 0 0 2264 2025-03-17 23:00:57.000000 control.tar.xz │ │ +-rw-r--r-- 0 0 0 132332 2025-03-17 23:00:57.000000 data.tar.xz │ ├── control.tar.xz │ │ ├── control.tar │ │ │ ├── ./md5sums │ │ │ │ ├── ./md5sums │ │ │ │ │┄ Files differ │ ├── data.tar.xz │ │ ├── data.tar │ │ │ ├── file list │ │ │ │ @@ -1,11 +1,11 @@ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/bin/ │ │ │ │ --rwxr-xr-x 0 root (0) root (0) 3441 2025-03-17 23:00:57.000000 ./usr/bin/yosys-config │ │ │ │ +-rwxr-xr-x 0 root (0) root (0) 3939 2025-03-17 23:00:57.000000 ./usr/bin/yosys-config │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/share/ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/share/doc/ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/share/doc/yosys-dev/ │ │ │ │ -rw-r--r-- 0 root (0) root (0) 2764 2025-03-17 23:00:57.000000 ./usr/share/doc/yosys-dev/changelog.Debian.gz │ │ │ │ -rw-r--r-- 0 root (0) root (0) 18469 2025-03-12 07:31:37.000000 ./usr/share/doc/yosys-dev/changelog.gz │ │ │ │ -rw-r--r-- 0 root (0) root (0) 23249 2025-03-17 22:58:51.000000 ./usr/share/doc/yosys-dev/copyright │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/share/man/ │ │ │ ├── ./usr/bin/yosys-config │ │ │ │ @@ -4,15 +4,15 @@ │ │ │ │ { │ │ │ │ echo "" │ │ │ │ echo "Usage: $0 [--exec] [--prefix pf] args.." │ │ │ │ echo " $0 --build modname.so cppsources.." │ │ │ │ echo "" │ │ │ │ echo "Replacement args:" │ │ │ │ echo " --cxx g++" │ │ │ │ - echo " --cxxflags $( echo '-g -O2 -flto=auto -ffat-lto-objects -fstack-protector-strong -fstack-clash-protection -Wformat -Werror=format-security -fcf-protection -Wall -Wextra -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ -fPIC -I/usr/include -DYOSYS_VER=' | fmt -w60 | sed ':a;N;$!ba;s/\n/ \\\n /g' )" │ │ │ │ + echo " --cxxflags $( echo '-g -O2 -flto=auto -ffat-lto-objects -fstack-protector-strong -fstack-clash-protection -Wformat -Werror=format-security -fcf-protection -Wall -Wextra -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ -fPIC -I/usr/include -DYOSYS_VER=@CXXFLAGS@.51 -DYOSYS_MAJOR=0 -DYOSYS_MINOR=51 -DYOSYS_COMMIT=0.51 -std=c++17 -O3 -DYOSYS_ENABLE_READLINE -DYOSYS_ENABLE_PLUGINS -DYOSYS_ENABLE_GLOB -DYOSYS_ENABLE_ZLIB -I/usr/include/tcl8.6 -DYOSYS_ENABLE_TCL -DYOSYS_ENABLE_ABC -DYOSYS_ENABLE_COVER' | fmt -w60 | sed ':a;N;$!ba;s/\n/ \\\n /g' )" │ │ │ │ echo " --linkflags -rdynamic" │ │ │ │ echo " --ldflags (alias of --linkflags)" │ │ │ │ echo " --libs -lstdc++ -lm -lrt -lreadline -lffi -ldl -lz -ltcl8.6 -ltclstub8.6" │ │ │ │ echo " --ldlibs (alias of --libs)" │ │ │ │ echo " --bindir /usr/bin" │ │ │ │ echo " --datdir /usr/share/yosys" │ │ │ │ echo "" │ │ │ │ @@ -60,15 +60,15 @@ │ │ │ │ get_prefix=false │ │ │ │ continue │ │ │ │ fi │ │ │ │ case "$opt" in │ │ │ │ "$prefix"cxx) │ │ │ │ tokens=( "${tokens[@]}" g++ ) ;; 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It currently has extensive │ │ │ ├── ./md5sums │ │ │ │ ├── ./md5sums │ │ │ │ │┄ Files differ │ ├── data.tar.xz │ │ ├── data.tar │ │ │ ├── file list │ │ │ │ @@ -1,13 +1,13 @@ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/share/ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/share/doc/ │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/share/doc/yosys/ │ │ │ │ --rw-r--r-- 0 root (0) root (0) 3052414 2025-03-17 23:00:57.000000 ./usr/share/doc/yosys/yosyshqyosys.pdf │ │ │ │ +-rw-r--r-- 0 root (0) root (0) 3053408 2025-03-17 23:00:57.000000 ./usr/share/doc/yosys/yosyshqyosys.pdf │ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2025-03-17 23:00:57.000000 ./usr/share/doc/yosys-doc/ │ │ │ │ -rw-r--r-- 0 root (0) root (0) 2765 2025-03-17 23:00:57.000000 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. . . . 226 │ │ │ │ │ 8.3 yosys-abc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226 │ │ │ │ │ -8.4 yosys-smtbmc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226 │ │ │ │ │ +8.4 yosys-smtbmc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227 │ │ │ │ │ 8.5 yosys-witness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 │ │ │ │ │ │ │ │ │ │ 9 │ │ │ │ │ │ │ │ │ │ Internal cell library │ │ │ │ │ -231 │ │ │ │ │ -9.1 Word-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231 │ │ │ │ │ -9.1.1 Unary operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231 │ │ │ │ │ -9.1.2 Binary operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237 │ │ │ │ │ -9.1.3 Multiplexers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 │ │ │ │ │ -9.1.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 │ │ │ │ │ -9.1.5 Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271 │ │ │ │ │ -9.1.6 Finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283 │ │ │ │ │ -9.1.7 Coarse arithmetics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285 │ │ │ │ │ -9.1.8 Arbitrary logic functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291 │ │ │ │ │ -9.1.9 Specify rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292 │ │ │ │ │ +233 │ │ │ │ │ +9.1 Word-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233 │ │ │ │ │ +9.1.1 Unary operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233 │ │ │ │ │ +9.1.2 Binary operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239 │ │ │ │ │ +9.1.3 Multiplexers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259 │ │ │ │ │ +9.1.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 │ │ │ │ │ +9.1.5 Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273 │ │ │ │ │ +9.1.6 Finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285 │ │ │ │ │ +9.1.7 Coarse arithmetics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287 │ │ │ │ │ +9.1.8 Arbitrary logic functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293 │ │ │ │ │ +9.1.9 Specify rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294 │ │ │ │ │ iii │ │ │ │ │ │ │ │ │ │ 9.2 │ │ │ │ │ │ │ │ │ │ 9.3 │ │ │ │ │ │ │ │ │ │ -9.1.10 Formal verification cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297 │ │ │ │ │ -9.1.11 Debugging cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304 │ │ │ │ │ -9.1.12 Wire cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 │ │ │ │ │ -Gate-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 │ │ │ │ │ -9.2.1 Combinatorial cells (simple) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309 │ │ │ │ │ -9.2.2 Combinatorial cells (combined) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313 │ │ │ │ │ -9.2.3 Flip-flop cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319 │ │ │ │ │ -9.2.4 Latch cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373 │ │ │ │ │ -9.2.5 Other gate-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385 │ │ │ │ │ -Cell properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386 │ │ │ │ │ +9.1.10 Formal verification cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299 │ │ │ │ │ +9.1.11 Debugging cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306 │ │ │ │ │ +9.1.12 Wire cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309 │ │ │ │ │ +Gate-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310 │ │ │ │ │ +9.2.1 Combinatorial cells (simple) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311 │ │ │ │ │ +9.2.2 Combinatorial cells (combined) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 │ │ │ │ │ +9.2.3 Flip-flop cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321 │ │ │ │ │ +9.2.4 Latch cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375 │ │ │ │ │ +9.2.5 Other gate-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387 │ │ │ │ │ +Cell properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388 │ │ │ │ │ │ │ │ │ │ 10 Command line reference │ │ │ │ │ -387 │ │ │ │ │ -10.1 Yosys environment variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388 │ │ │ │ │ -10.2 abc - use ABC for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389 │ │ │ │ │ -10.3 abc9 - use ABC9 for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392 │ │ │ │ │ -10.4 abc9_exe - use ABC9 for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . 395 │ │ │ │ │ -10.5 abc9_ops - helper functions for ABC9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397 │ │ │ │ │ -10.6 abc_new - (experimental) use ABC for SC technology mapping (new) . . . . . . . . . . . . . 399 │ │ │ │ │ -10.7 abstract - replace signals with abstract values during formal verification . . . . . . . . . . . . 400 │ │ │ │ │ -10.8 add - add objects to the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401 │ │ │ │ │ -10.9 aigmap - map logic to and-inverter-graph circuit . . . . . . . . . . . . . . . . . . . . . . . . . 402 │ │ │ │ │ -10.10 alumacc - extract ALU and MACC cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402 │ │ │ │ │ -10.11 anlogic_eqn - Anlogic: Calculate equations for luts . . . . . . . . . . . . . . . . . . . . . . . 402 │ │ │ │ │ -10.12 anlogic_fixcarry - Anlogic: fix carry chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403 │ │ │ │ │ -10.13 assertpmux - adds asserts for parallel muxes . . . . . . . . . . . . . . . . . . . . . . . . . . . 403 │ │ │ │ │ -10.14 async2sync - convert async FF inputs to sync circuits . . . . . . . . . . . . . . . . . . . . . . 403 │ │ │ │ │ -10.15 attrmap - renaming attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403 │ │ │ │ │ -10.16 attrmvcp - move or copy attributes from wires to driving cells . . . . . . . . . . . . . . . . . 404 │ │ │ │ │ -10.17 autoname - automatically assign names to objects . . . . . . . . . . . . . . . . . . . . . . . . 405 │ │ │ │ │ -10.18 blackbox - convert modules into blackbox modules . . . . . . . . . . . . . . . . . . . . . . . . 405 │ │ │ │ │ -10.19 bmuxmap - transform $bmux cells to trees of $mux cells . . . . . . . . . . . . . . . . . . . . 405 │ │ │ │ │ -10.20 booth - map $mul cells to Booth multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . 405 │ │ │ │ │ -10.21 box_derive - derive box modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406 │ │ │ │ │ -10.22 bufnorm - (experimental) convert design into buffered-normalized form . . . . . . . . . . . . 406 │ │ │ │ │ -10.23 bugpoint - minimize testcases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 │ │ │ │ │ -10.24 bwmuxmap - replace $bwmux cells with equivalent logic . . . . . . . . . . . . . . . . . . . . . 409 │ │ │ │ │ -10.25 cd - a shortcut for ‘select -module ’ . . . . . . . . . . . . . . . . . . . . . . . . . . . 409 │ │ │ │ │ -10.26 cellmatch - match cells to their targets in cell library . . . . . . . . . . . . . . . . . . . . . . 410 │ │ │ │ │ -10.27 check - check for obvious problems in the design . . . . . . . . . . . . . . . . . . . . . . . . . 410 │ │ │ │ │ -10.28 chformal - change formal constraints of the design . . . . . . . . . . . . . . . . . . . . . . . . 411 │ │ │ │ │ -10.29 chparam - re-evaluate modules with new parameters . . . . . . . . . . . . . . . . . . . . . . . 412 │ │ │ │ │ -10.30 chtype - change type of cells in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412 │ │ │ │ │ -10.31 clean - remove unused cells and wires . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412 │ │ │ │ │ -10.32 clean_zerowidth - clean zero-width connections from the design . . . . . . . . . . . . . . . . 413 │ │ │ │ │ -10.33 clk2fflogic - convert clocked FFs to generic $ff cells . . . . . . . . . . . . . . . . . . . . . . . . 413 │ │ │ │ │ -10.34 clkbufmap - insert clock buffers on clock networks . . . . . . . . . . . . . . . . . . . . . . . . 413 │ │ │ │ │ -10.35 clockgate - extract clock gating out of flip flops . . . . . . . . . . . . . . . . . . . . . . . . . . 414 │ │ │ │ │ -10.36 connect - create or remove connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415 │ │ │ │ │ -10.37 connect_rpc - connect to RPC frontend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415 │ │ │ │ │ -10.38 connwrappers - match width of input-output port pairs . . . . . . . . . . . . . . . . . . . . . 416 │ │ │ │ │ -10.39 coolrunner2_fixup - insert necessary buffer cells for CoolRunner-II architecture . . . . . . . . 417 │ │ │ │ │ -10.40 coolrunner2_sop - break $sop cells into ANDTERM/ORTERM cells . . . . . . . . . . . . . . 417 │ │ │ │ │ -10.41 copy - copy modules in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417 │ │ │ │ │ -10.42 cover - print code coverage counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417 │ │ │ │ │ +389 │ │ │ │ │ +10.1 Yosys environment variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390 │ │ │ │ │ +10.2 abc - use ABC for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391 │ │ │ │ │ +10.3 abc9 - use ABC9 for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394 │ │ │ │ │ +10.4 abc9_exe - use ABC9 for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . 397 │ │ │ │ │ +10.5 abc9_ops - helper functions for ABC9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399 │ │ │ │ │ +10.6 abc_new - (experimental) use ABC for SC technology mapping (new) . . . . . . . . . . . . . 401 │ │ │ │ │ +10.7 abstract - replace signals with abstract values during formal verification . . . . . . . . . . . . 402 │ │ │ │ │ +10.8 add - add objects to the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403 │ │ │ │ │ +10.9 aigmap - map logic to and-inverter-graph circuit . . . . . . . . . . . . . . . . . . . . . . . . . 404 │ │ │ │ │ +10.10 alumacc - extract ALU and MACC cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404 │ │ │ │ │ +10.11 anlogic_eqn - Anlogic: Calculate equations for luts . . . . . . . . . . . . . . . . . . . . . . . 404 │ │ │ │ │ +10.12 anlogic_fixcarry - Anlogic: fix carry chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405 │ │ │ │ │ +10.13 assertpmux - adds asserts for parallel muxes . . . . . . . . . . . . . . . . . . . . . . . . . . . 405 │ │ │ │ │ +10.14 async2sync - convert async FF inputs to sync circuits . . . . . . . . . . . . . . . . . . . . . . 405 │ │ │ │ │ +10.15 attrmap - renaming attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405 │ │ │ │ │ +10.16 attrmvcp - move or copy attributes from wires to driving cells . . . . . . . . . . . . . . . . . 406 │ │ │ │ │ +10.17 autoname - automatically assign names to objects . . . . . . . . . . . . . . . . . . . . . . . . 407 │ │ │ │ │ +10.18 blackbox - convert modules into blackbox modules . . . . . . . . . . . . . . . . . . . . . . . . 407 │ │ │ │ │ +10.19 bmuxmap - transform $bmux cells to trees of $mux cells . . . . . . . . . . . . . . . . . . . . 407 │ │ │ │ │ +10.20 booth - map $mul cells to Booth multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . 407 │ │ │ │ │ +10.21 box_derive - derive box modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408 │ │ │ │ │ +10.22 bufnorm - (experimental) convert design into buffered-normalized form . . . . . . . . . . . . 408 │ │ │ │ │ +10.23 bugpoint - minimize testcases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410 │ │ │ │ │ +10.24 bwmuxmap - replace $bwmux cells with equivalent logic . . . . . . . . . . . . . . . . . . . . . 411 │ │ │ │ │ +10.25 cd - a shortcut for ‘select -module ’ . . . . . . . . . . . . . . . . . . . . . . . . . . . 411 │ │ │ │ │ +10.26 cellmatch - match cells to their targets in cell library . . . . . . . . . . . . . . . . . . . . . . 412 │ │ │ │ │ +10.27 check - check for obvious problems in the design . . . . . . . . . . . . . . . . . . . . . . . . . 412 │ │ │ │ │ +10.28 chformal - change formal constraints of the design . . . . . . . . . . . . . . . . . . . . . . . . 413 │ │ │ │ │ +10.29 chparam - re-evaluate modules with new parameters . . . . . . . . . . . . . . . . . . . . . . . 414 │ │ │ │ │ +10.30 chtype - change type of cells in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414 │ │ │ │ │ +10.31 clean - remove unused cells and wires . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414 │ │ │ │ │ +10.32 clean_zerowidth - clean zero-width connections from the design . . . . . . . . . . . . . . . . 415 │ │ │ │ │ +10.33 clk2fflogic - convert clocked FFs to generic $ff cells . . . . . . . . . . . . . . . . . . . . . . . . 415 │ │ │ │ │ +10.34 clkbufmap - insert clock buffers on clock networks . . . . . . . . . . . . . . . . . . . . . . . . 415 │ │ │ │ │ +10.35 clockgate - extract clock gating out of flip flops . . . . . . . . . . . . . . . . . . . . . . . . . . 416 │ │ │ │ │ +10.36 connect - create or remove connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417 │ │ │ │ │ +10.37 connect_rpc - connect to RPC frontend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417 │ │ │ │ │ +10.38 connwrappers - match width of input-output port pairs . . . . . . . . . . . . . . . . . . . . . 418 │ │ │ │ │ +10.39 coolrunner2_fixup - insert necessary buffer cells for CoolRunner-II architecture . . . . . . . . 419 │ │ │ │ │ +10.40 coolrunner2_sop - break $sop cells into ANDTERM/ORTERM cells . . . . . . . . . . . . . . 419 │ │ │ │ │ +10.41 copy - copy modules in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419 │ │ │ │ │ +10.42 cover - print code coverage counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419 │ │ │ │ │ │ │ │ │ │ iv │ │ │ │ │ │ │ │ │ │ - 10.43 cutpoint - adds formal cut points to the design . . . . . . . . . . . . . . . . . . . . . . . . . . 418 │ │ │ │ │ -10.44 debug - run command with debug log messages enabled . . . . . . . . . . . . . . . . . . . . . 418 │ │ │ │ │ -10.45 delete - delete objects in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419 │ │ │ │ │ -10.46 deminout - demote inout ports to input or output . . . . . . . . . . . . . . . . . . . . . . . . 419 │ │ │ │ │ -10.47 demuxmap - transform $demux cells to $eq + $mux cells . . . . . . . . . . . . . . . . . . . . 419 │ │ │ │ │ -10.48 design - save, restore and reset current design . . . . . . . . . . . . . . . . . . . . . . . . . . . 419 │ │ │ │ │ -10.49 dffinit - set INIT param on FF cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421 │ │ │ │ │ -10.50 dfflegalize - convert FFs to types supported by the target . . . . . . . . . . . . . . . . . . . . 421 │ │ │ │ │ -10.51 dfflibmap - technology mapping of flip-flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422 │ │ │ │ │ -10.52 dffunmap - unmap clock enable and synchronous reset from FFs . . . . . . . . . . . . . . . . 423 │ │ │ │ │ -10.53 dft_tag - create tagging logic for data flow tracking . . . . . . . . . . . . . . . . . . . . . . . 423 │ │ │ │ │ -10.54 dump - print parts of the design in RTLIL format . . . . . . . . . . . . . . . . . . . . . . . . 424 │ │ │ │ │ -10.55 echo - turning echoing back of commands on and off . . . . . . . . . . . . . . . . . . . . . . . 424 │ │ │ │ │ -10.56 edgetypes - list all types of edges in selection . . . . . . . . . . . . . . . . . . . . . . . . . . . 424 │ │ │ │ │ -10.57 efinix_fixcarry - Efinix: fix carry chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425 │ │ │ │ │ -10.58 equiv_add - add a $equiv cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425 │ │ │ │ │ -10.59 equiv_induct - proving $equiv cells using temporal induction . . . . . . . . . . . . . . . . . . 425 │ │ │ │ │ -10.60 equiv_make - prepare a circuit for equivalence checking . . . . . . . . . . . . . . . . . . . . . 426 │ │ │ │ │ -10.61 equiv_mark - mark equivalence checking regions . . . . . . . . . . . . . . . . . . . . . . . . . 426 │ │ │ │ │ -10.62 equiv_miter - extract miter from equiv circuit . . . . . . . . . . . . . . . . . . . . . . . . . . 426 │ │ │ │ │ -10.63 equiv_opt - prove equivalence for optimized circuit . . . . . . . . . . . . . . . . . . . . . . . 427 │ │ │ │ │ -10.64 equiv_purge - purge equivalence checking module . . . . . . . . . . . . . . . . . . . . . . . . 428 │ │ │ │ │ -10.65 equiv_remove - remove $equiv cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428 │ │ │ │ │ -10.66 equiv_simple - try proving simple $equiv instances . . . . . . . . . . . . . . . . . . . . . . . 429 │ │ │ │ │ -10.67 equiv_status - print status of equivalent checking module . . . . . . . . . . . . . . . . . . . . 429 │ │ │ │ │ -10.68 equiv_struct - structural equivalence checking . . . . . . . . . . . . . . . . . . . . . . . . . . 429 │ │ │ │ │ -10.69 eval - evaluate the circuit given an input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430 │ │ │ │ │ -10.70 example_dt - drivertools example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430 │ │ │ │ │ -10.71 exec - execute commands in the operating system shell . . . . . . . . . . . . . . . . . . . . . 431 │ │ │ │ │ -10.72 expose - convert internal signals to module ports . . . . . . . . . . . . . . . . . . . . . . . . . 431 │ │ │ │ │ -10.73 extract - find subcircuits and replace them with cells . . . . . . . . . . . . . . . . . . . . . . 432 │ │ │ │ │ -10.74 extract_counter - Extract GreenPak4 counter cells . . . . . . . . . . . . . . . . . . . . . . . . 434 │ │ │ │ │ -10.75 extract_fa - find and extract full/half adders . . . . . . . . . . . . . . . . . . . . . . . . . . . 434 │ │ │ │ │ -10.76 extract_reduce - converts gate chains into $reduce_* cells . . . . . . . . . . . . . . . . . . . 435 │ │ │ │ │ -10.77 extractinv - extract explicit inverter cells for invertible cell pins . . . . . . . . . . . . . . . . . 435 │ │ │ │ │ -10.78 flatten - flatten design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435 │ │ │ │ │ -10.79 flowmap - pack LUTs with FlowMap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436 │ │ │ │ │ -10.80 fmcombine - combine two instances of a cell into one . . . . . . . . . . . . . . . . . . . . . . . 437 │ │ │ │ │ -10.81 fminit - set init values/sequences for formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438 │ │ │ │ │ -10.82 formalff - prepare FFs for formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438 │ │ │ │ │ -10.83 freduce - perform functional reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439 │ │ │ │ │ -10.84 fsm - extract and optimize finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . 440 │ │ │ │ │ -10.85 fsm_detect - finding FSMs in design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440 │ │ │ │ │ -10.86 fsm_expand - expand FSM cells by merging logic into it . . . . . . . . . . . . . . . . . . . . 441 │ │ │ │ │ -10.87 fsm_export - exporting FSMs to KISS2 files . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 │ │ │ │ │ -10.88 fsm_extract - extracting FSMs in design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442 │ │ │ │ │ -10.89 fsm_info - print information on finite state machines . . . . . . . . . . . . . . . . . . . . . . 442 │ │ │ │ │ -10.90 fsm_map - mapping FSMs to basic logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442 │ │ │ │ │ -10.91 fsm_opt - optimize finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442 │ │ │ │ │ -10.92 fsm_recode - recoding finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442 │ │ │ │ │ -10.93 fst2tb - generate testbench out of fst file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443 │ │ │ │ │ -10.94 future - resolve future sampled value functions . . . . . . . . . . . . . . . . . . . . . . . . . . 444 │ │ │ │ │ -10.95 gatemate_foldinv - fold inverters into Gatemate LUT trees . . . . . . . . . . . . . . . . . . . 444 │ │ │ │ │ -10.96 glift - create GLIFT models and optimization problems . . . . . . . . . . . . . . . . . . . . . 444 │ │ │ │ │ + 10.43 cutpoint - adds formal cut points to the design . . . . . . . . . . . . . . . . . . . . . . . . . . 420 │ │ │ │ │ +10.44 debug - run command with debug log messages enabled . . . . . . . . . . . . . . . . . . . . . 420 │ │ │ │ │ +10.45 delete - delete objects in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421 │ │ │ │ │ +10.46 deminout - demote inout ports to input or output . . . . . . . . . . . . . . . . . . . . . . . . 421 │ │ │ │ │ +10.47 demuxmap - transform $demux cells to $eq + $mux cells . . . . . . . . . . . . . . . . . . . . 421 │ │ │ │ │ +10.48 design - save, restore and reset current design . . . . . . . . . . . . . . . . . . . . . . . . . . . 421 │ │ │ │ │ +10.49 dffinit - set INIT param on FF cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423 │ │ │ │ │ +10.50 dfflegalize - convert FFs to types supported by the target . . . . . . . . . . . . . . . . . . . . 423 │ │ │ │ │ +10.51 dfflibmap - technology mapping of flip-flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424 │ │ │ │ │ +10.52 dffunmap - unmap clock enable and synchronous reset from FFs . . . . . . . . . . . . . . . . 425 │ │ │ │ │ +10.53 dft_tag - create tagging logic for data flow tracking . . . . . . . . . . . . . . . . . . . . . . . 425 │ │ │ │ │ +10.54 dump - print parts of the design in RTLIL format . . . . . . . . . . . . . . . . . . . . . . . . 426 │ │ │ │ │ +10.55 echo - turning echoing back of commands on and off . . . . . . . . . . . . . . . . . . . . . . . 426 │ │ │ │ │ +10.56 edgetypes - list all types of edges in selection . . . . . . . . . . . . . . . . . . . . . . . . . . . 426 │ │ │ │ │ +10.57 efinix_fixcarry - Efinix: fix carry chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427 │ │ │ │ │ +10.58 equiv_add - add a $equiv cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427 │ │ │ │ │ +10.59 equiv_induct - proving $equiv cells using temporal induction . . . . . . . . . . . . . . . . . . 427 │ │ │ │ │ +10.60 equiv_make - prepare a circuit for equivalence checking . . . . . . . . . . . . . . . . . . . . . 428 │ │ │ │ │ +10.61 equiv_mark - mark equivalence checking regions . . . . . . . . . . . . . . . . . . . . . . . . . 428 │ │ │ │ │ +10.62 equiv_miter - extract miter from equiv circuit . . . . . . . . . . . . . . . . . . . . . . . . . . 428 │ │ │ │ │ +10.63 equiv_opt - prove equivalence for optimized circuit . . . . . . . . . . . . . . . . . . . . . . . 429 │ │ │ │ │ +10.64 equiv_purge - purge equivalence checking module . . . . . . . . . . . . . . . . . . . . . . . . 430 │ │ │ │ │ +10.65 equiv_remove - remove $equiv cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430 │ │ │ │ │ +10.66 equiv_simple - try proving simple $equiv instances . . . . . . . . . . . . . . . . . . . . . . . 431 │ │ │ │ │ +10.67 equiv_status - print status of equivalent checking module . . . . . . . . . . . . . . . . . . . . 431 │ │ │ │ │ +10.68 equiv_struct - structural equivalence checking . . . . . . . . . . . . . . . . . . . . . . . . . . 431 │ │ │ │ │ +10.69 eval - evaluate the circuit given an input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432 │ │ │ │ │ +10.70 example_dt - drivertools example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432 │ │ │ │ │ +10.71 exec - execute commands in the operating system shell . . . . . . . . . . . . . . . . . . . . . 433 │ │ │ │ │ +10.72 expose - convert internal signals to module ports . . . . . . . . . . . . . . . . . . . . . . . . . 433 │ │ │ │ │ +10.73 extract - find subcircuits and replace them with cells . . . . . . . . . . . . . . . . . . . . . . 434 │ │ │ │ │ +10.74 extract_counter - Extract GreenPak4 counter cells . . . . . . . . . . . . . . . . . . . . . . . . 436 │ │ │ │ │ +10.75 extract_fa - find and extract full/half adders . . . . . . . . . . . . . . . . . . . . . . . . . . . 436 │ │ │ │ │ +10.76 extract_reduce - converts gate chains into $reduce_* cells . . . . . . . . . . . . . . . . . . . 437 │ │ │ │ │ +10.77 extractinv - extract explicit inverter cells for invertible cell pins . . . . . . . . . . . . . . . . . 437 │ │ │ │ │ +10.78 flatten - flatten design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437 │ │ │ │ │ +10.79 flowmap - pack LUTs with FlowMap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438 │ │ │ │ │ +10.80 fmcombine - combine two instances of a cell into one . . . . . . . . . . . . . . . . . . . . . . . 439 │ │ │ │ │ +10.81 fminit - set init values/sequences for formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440 │ │ │ │ │ +10.82 formalff - prepare FFs for formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440 │ │ │ │ │ +10.83 freduce - perform functional reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441 │ │ │ │ │ +10.84 fsm - extract and optimize finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . 442 │ │ │ │ │ +10.85 fsm_detect - finding FSMs in design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442 │ │ │ │ │ +10.86 fsm_expand - expand FSM cells by merging logic into it . . . . . . . . . . . . . . . . . . . . 443 │ │ │ │ │ +10.87 fsm_export - exporting FSMs to KISS2 files . . . . . . . . . . . . . . . . . . . . . . . . . . . 443 │ │ │ │ │ +10.88 fsm_extract - extracting FSMs in design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444 │ │ │ │ │ +10.89 fsm_info - print information on finite state machines . . . . . . . . . . . . . . . . . . . . . . 444 │ │ │ │ │ +10.90 fsm_map - mapping FSMs to basic logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444 │ │ │ │ │ +10.91 fsm_opt - optimize finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444 │ │ │ │ │ +10.92 fsm_recode - recoding finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444 │ │ │ │ │ +10.93 fst2tb - generate testbench out of fst file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445 │ │ │ │ │ +10.94 future - resolve future sampled value functions . . . . . . . . . . . . . . . . . . . . . . . . . . 446 │ │ │ │ │ +10.95 gatemate_foldinv - fold inverters into Gatemate LUT trees . . . . . . . . . . . . . . . . . . . 446 │ │ │ │ │ +10.96 glift - create GLIFT models and optimization problems . . . . . . . . . . . . . . . . . . . . . 446 │ │ │ │ │ │ │ │ │ │ v │ │ │ │ │ │ │ │ │ │ - 10.97 greenpak4_dffinv - merge greenpak4 inverters and DFF/latches . . . . . . . . . . . . . . . . 446 │ │ │ │ │ -10.98 help - display help messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446 │ │ │ │ │ -10.99 hierarchy - check, expand and clean up design hierarchy . . . . . . . . . . . . . . . . . . . . . 446 │ │ │ │ │ -10.100hilomap - technology mapping of constant hi- and/or lo-drivers . . . . . . . . . . . . . . . . . 448 │ │ │ │ │ -10.101history - show last interactive commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448 │ │ │ │ │ -10.102ice40_braminit - iCE40: perform SB_RAM40_4K initialization from file . . . . . . . . . . . 448 │ │ │ │ │ -10.103ice40_dsp - iCE40: map multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449 │ │ │ │ │ -10.104ice40_opt - iCE40: perform simple optimizations . . . . . . . . . . . . . . . . . . . . . . . . . 449 │ │ │ │ │ -10.105ice40_wrapcarry - iCE40: wrap carries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449 │ │ │ │ │ -10.106insbuf - insert buffer cells for connected wires . . . . . . . . . . . . . . . . . . . . . . . . . . . 450 │ │ │ │ │ -10.107internal_stats - print internal statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450 │ │ │ │ │ -10.108iopadmap - technology mapping of i/o pads (or buffers) . . . . . . . . . . . . . . . . . . . . . 450 │ │ │ │ │ -10.109jny - write design and metadata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451 │ │ │ │ │ -10.110json - write design in JSON format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451 │ │ │ │ │ -10.111keep_hierarchy - selectively add the keep_hierarchy attribute . . . . . . . . . . . . . . . . . 452 │ │ │ │ │ -10.112lattice_gsr - Lattice: handle GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452 │ │ │ │ │ -10.113license - print license terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 │ │ │ │ │ -10.114log - print text and log files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 │ │ │ │ │ -10.115logger - set logger properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454 │ │ │ │ │ -10.116ls - list modules or objects in modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 │ │ │ │ │ -10.117ltp - print longest topological path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 │ │ │ │ │ -10.118lut2mux - convert $lut to $_MUX_ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 │ │ │ │ │ -10.119maccmap - mapping macc cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 │ │ │ │ │ -10.120memory - translate memories to basic cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456 │ │ │ │ │ -10.121memory_bmux2rom - convert muxes to ROMs . . . . . . . . . . . . . . . . . . . . . . . . . . 456 │ │ │ │ │ -10.122memory_bram - map memories to block rams . . . . . . . . . . . . . . . . . . . . . . . . . . 456 │ │ │ │ │ -10.123memory_collect - creating multi-port memory cells . . . . . . . . . . . . . . . . . . . . . . . 458 │ │ │ │ │ -10.124memory_dff - merge input/output DFFs into memory read ports . . . . . . . . . . . . . . . 458 │ │ │ │ │ -10.125memory_libmap - map memories to cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459 │ │ │ │ │ -10.126memory_map - translate multiport memories to basic cells . . . . . . . . . . . . . . . . . . . 459 │ │ │ │ │ -10.127memory_memx - emulate vlog sim behavior for mem ports . . . . . . . . . . . . . . . . . . . 460 │ │ │ │ │ -10.128memory_narrow - split up wide memory ports . . . . . . . . . . . . . . . . . . . . . . . . . . 460 │ │ │ │ │ -10.129memory_nordff - extract read port FFs from memories . . . . . . . . . . . . . . . . . . . . . 460 │ │ │ │ │ -10.130memory_share - consolidate memory ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461 │ │ │ │ │ -10.131memory_unpack - unpack multi-port memory cells . . . . . . . . . . . . . . . . . . . . . . . 461 │ │ │ │ │ -10.132microchip_dffopt - MICROCHIP: optimize FF control signal usage . . . . . . . . . . . . . . 461 │ │ │ │ │ -10.133microchip_dsp - MICROCHIP: pack resources into DSPs . . . . . . . . . . . . . . . . . . . . 461 │ │ │ │ │ -10.134miter - automatically create a miter circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462 │ │ │ │ │ -10.135mutate - generate or apply design mutations . . . . . . . . . . . . . . . . . . . . . . . . . . . 463 │ │ │ │ │ -10.136muxcover - cover trees of MUX cells with wider MUXes . . . . . . . . . . . . . . . . . . . . . 464 │ │ │ │ │ -10.137muxpack - $mux/$pmux cascades to $pmux . . . . . . . . . . . . . . . . . . . . . . . . . . . 465 │ │ │ │ │ -10.138nlutmap - map to LUTs of different sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465 │ │ │ │ │ -10.139nx_carry - NanoXplore: create carry cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 │ │ │ │ │ -10.140onehot - optimize $eq cells for onehot signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 │ │ │ │ │ -10.141opt - perform simple optimizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466 │ │ │ │ │ -10.142opt_clean - remove unused cells and wires . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 │ │ │ │ │ -10.143opt_demorgan - Optimize reductions with DeMorgan equivalents . . . . . . . . . . . . . . . 467 │ │ │ │ │ -10.144opt_dff - perform DFF optimizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 │ │ │ │ │ -10.145opt_expr - perform const folding and simple expression rewriting . . . . . . . . . . . . . . . 468 │ │ │ │ │ -10.146opt_ffinv - push inverters through FFs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469 │ │ │ │ │ -10.147opt_lut - optimize LUT cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469 │ │ │ │ │ -10.148opt_lut_ins - discard unused LUT inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469 │ │ │ │ │ -10.149opt_mem - optimize memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470 │ │ │ │ │ -10.150opt_mem_feedback - convert memory read-to-write port feedback paths to write enables . . 470 │ │ │ │ │ + 10.97 greenpak4_dffinv - merge greenpak4 inverters and DFF/latches . . . . . . . . . . . . . . . . 448 │ │ │ │ │ +10.98 help - display help messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448 │ │ │ │ │ +10.99 hierarchy - check, expand and clean up design hierarchy . . . . . . . . . . . . . . . . . . . . . 448 │ │ │ │ │ +10.100hilomap - technology mapping of constant hi- and/or lo-drivers . . . . . . . . . . . . . . . . . 450 │ │ │ │ │ +10.101history - show last interactive commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450 │ │ │ │ │ +10.102ice40_braminit - iCE40: perform SB_RAM40_4K initialization from file . . . . . . . . . . . 450 │ │ │ │ │ +10.103ice40_dsp - iCE40: map multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451 │ │ │ │ │ +10.104ice40_opt - iCE40: perform simple optimizations . . . . . . . . . . . . . . . . . . . . . . . . . 451 │ │ │ │ │ +10.105ice40_wrapcarry - iCE40: wrap carries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451 │ │ │ │ │ +10.106insbuf - insert buffer cells for connected wires . . . . . . . . . . . . . . . . . . . . . . . . . . . 452 │ │ │ │ │ +10.107internal_stats - print internal statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452 │ │ │ │ │ +10.108iopadmap - technology mapping of i/o pads (or buffers) . . . . . . . . . . . . . . . . . . . . . 452 │ │ │ │ │ +10.109jny - write design and metadata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 │ │ │ │ │ +10.110json - write design in JSON format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453 │ │ │ │ │ +10.111keep_hierarchy - selectively add the keep_hierarchy attribute . . . . . . . . . . . . . . . . . 454 │ │ │ │ │ +10.112lattice_gsr - Lattice: handle GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454 │ │ │ │ │ +10.113license - print license terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 │ │ │ │ │ +10.114log - print text and log files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455 │ │ │ │ │ +10.115logger - set logger properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456 │ │ │ │ │ +10.116ls - list modules or objects in modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457 │ │ │ │ │ +10.117ltp - print longest topological path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457 │ │ │ │ │ +10.118lut2mux - convert $lut to $_MUX_ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457 │ │ │ │ │ +10.119maccmap - mapping macc cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457 │ │ │ │ │ +10.120memory - translate memories to basic cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458 │ │ │ │ │ +10.121memory_bmux2rom - convert muxes to ROMs . . . . . . . . . . . . . . . . . . . . . . . . . . 458 │ │ │ │ │ +10.122memory_bram - map memories to block rams . . . . . . . . . . . . . . . . . . . . . . . . . . 458 │ │ │ │ │ +10.123memory_collect - creating multi-port memory cells . . . . . . . . . . . . . . . . . . . . . . . 460 │ │ │ │ │ +10.124memory_dff - merge input/output DFFs into memory read ports . . . . . . . . . . . . . . . 460 │ │ │ │ │ +10.125memory_libmap - map memories to cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461 │ │ │ │ │ +10.126memory_map - translate multiport memories to basic cells . . . . . . . . . . . . . . . . . . . 461 │ │ │ │ │ +10.127memory_memx - emulate vlog sim behavior for mem ports . . . . . . . . . . . . . . . . . . . 462 │ │ │ │ │ +10.128memory_narrow - split up wide memory ports . . . . . . . . . . . . . . . . . . . . . . . . . . 462 │ │ │ │ │ +10.129memory_nordff - extract read port FFs from memories . . . . . . . . . . . . . . . . . . . . . 462 │ │ │ │ │ +10.130memory_share - consolidate memory ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463 │ │ │ │ │ +10.131memory_unpack - unpack multi-port memory cells . . . . . . . . . . . . . . . . . . . . . . . 463 │ │ │ │ │ +10.132microchip_dffopt - MICROCHIP: optimize FF control signal usage . . . . . . . . . . . . . . 463 │ │ │ │ │ +10.133microchip_dsp - MICROCHIP: pack resources into DSPs . . . . . . . . . . . . . . . . . . . . 463 │ │ │ │ │ +10.134miter - automatically create a miter circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464 │ │ │ │ │ +10.135mutate - generate or apply design mutations . . . . . . . . . . . . . . . . . . . . . . . . . . . 465 │ │ │ │ │ +10.136muxcover - cover trees of MUX cells with wider MUXes . . . . . . . . . . . . . . . . . . . . . 466 │ │ │ │ │ +10.137muxpack - $mux/$pmux cascades to $pmux . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 │ │ │ │ │ +10.138nlutmap - map to LUTs of different sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467 │ │ │ │ │ +10.139nx_carry - NanoXplore: create carry cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468 │ │ │ │ │ +10.140onehot - optimize $eq cells for onehot signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 468 │ │ │ │ │ +10.141opt - perform simple optimizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468 │ │ │ │ │ +10.142opt_clean - remove unused cells and wires . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469 │ │ │ │ │ +10.143opt_demorgan - Optimize reductions with DeMorgan equivalents . . . . . . . . . . . . . . . 469 │ │ │ │ │ +10.144opt_dff - perform DFF optimizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469 │ │ │ │ │ +10.145opt_expr - perform const folding and simple expression rewriting . . . . . . . . . . . . . . . 470 │ │ │ │ │ +10.146opt_ffinv - push inverters through FFs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471 │ │ │ │ │ +10.147opt_lut - optimize LUT cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471 │ │ │ │ │ +10.148opt_lut_ins - discard unused LUT inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471 │ │ │ │ │ +10.149opt_mem - optimize memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 │ │ │ │ │ +10.150opt_mem_feedback - convert memory read-to-write port feedback paths to write enables . . 472 │ │ │ │ │ │ │ │ │ │ vi │ │ │ │ │ │ │ │ │ │ - 10.151opt_mem_priority - remove priority relations between write ports that can never collide . . 470 │ │ │ │ │ -10.152opt_mem_widen - optimize memories where all ports are wide . . . . . . . . . . . . . . . . . 470 │ │ │ │ │ -10.153opt_merge - consolidate identical cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470 │ │ │ │ │ -10.154opt_muxtree - eliminate dead trees in multiplexer trees . . . . . . . . . . . . . . . . . . . . . 471 │ │ │ │ │ -10.155opt_reduce - simplify large MUXes and AND/OR gates . . . . . . . . . . . . . . . . . . . . . 471 │ │ │ │ │ -10.156opt_share - merge mutually exclusive cells of the same type that share an input signal . . . 472 │ │ │ │ │ -10.157paramap - renaming cell parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 │ │ │ │ │ -10.158peepopt - collection of peephole optimizers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 │ │ │ │ │ -10.159plugin - load and list loaded plugins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473 │ │ │ │ │ -10.160pmux2shiftx - transform $pmux cells to $shiftx cells . . . . . . . . . . . . . . . . . . . . . . . 473 │ │ │ │ │ -10.161pmuxtree - transform $pmux cells to trees of $mux cells . . . . . . . . . . . . . . . . . . . . . 474 │ │ │ │ │ -10.162portarcs - derive port arcs for propagation delay . . . . . . . . . . . . . . . . . . . . . . . . . 474 │ │ │ │ │ -10.163portlist - list (top-level) ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 │ │ │ │ │ -10.164prep - generic synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 │ │ │ │ │ -10.165printattrs - print attributes of selected objects . . . . . . . . . . . . . . . . . . . . . . . . . . 476 │ │ │ │ │ -10.166proc - translate processes to netlists . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476 │ │ │ │ │ -10.167proc_arst - detect asynchronous resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477 │ │ │ │ │ -10.168proc_clean - remove empty parts of processes . . . . . . . . . . . . . . . . . . . . . . . . . . 478 │ │ │ │ │ -10.169proc_dff - extract flip-flops from processes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478 │ │ │ │ │ -10.170proc_dlatch - extract latches from processes . . . . . . . . . . . . . . . . . . . . . . . . . . . 478 │ │ │ │ │ -10.171proc_init - convert initial block to init attributes . . . . . . . . . . . . . . . . . . . . . . . . 478 │ │ │ │ │ -10.172proc_memwr - extract memory writes from processes . . . . . . . . . . . . . . . . . . . . . . 478 │ │ │ │ │ -10.173proc_mux - convert decision trees to multiplexers . . . . . . . . . . . . . . . . . . . . . . . . 479 │ │ │ │ │ -10.174proc_prune - remove redundant assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . 479 │ │ │ │ │ -10.175proc_rmdead - eliminate dead trees in decision trees . . . . . . . . . . . . . . . . . . . . . . . 479 │ │ │ │ │ -10.176proc_rom - convert switches to ROMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479 │ │ │ │ │ -10.177qbfsat - solve a 2QBF-SAT problem in the circuit . . . . . . . . . . . . . . . . . . . . . . . . 479 │ │ │ │ │ -10.178ql_bram_merge - Infers QuickLogic k6n10f BRAM pairs that can operate independently . . 481 │ │ │ │ │ -10.179ql_bram_types - Change TDP36K type to subtypes . . . . . . . . . . . . . . . . . . . . . . . 481 │ │ │ │ │ -10.180ql_dsp_io_regs - change types of QL_DSP2 depending on configuration . . . . . . . . . . . 481 │ │ │ │ │ -10.181ql_dsp_macc - infer QuickLogic multiplier-accumulator DSP cells . . . . . . . . . . . . . . . 482 │ │ │ │ │ -10.182ql_dsp_simd - merge QuickLogic K6N10f DSP pairs to operate in SIMD mode . . . . . . . . 482 │ │ │ │ │ -10.183ql_ioff - Infer I/O FFs for qlf_k6n10f architecture . . . . . . . . . . . . . . . . . . . . . . . . 482 │ │ │ │ │ -10.184read - load HDL designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482 │ │ │ │ │ -10.185read_aiger - read AIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483 │ │ │ │ │ -10.186read_blif - read BLIF file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 │ │ │ │ │ -10.187read_json - read JSON file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 │ │ │ │ │ -10.188read_liberty - read cells from liberty file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 │ │ │ │ │ -10.189read_rtlil - read modules from RTLIL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485 │ │ │ │ │ -10.190read_verilog - read modules from Verilog file . . . . . . . . . . . . . . . . . . . . . . . . . . . 485 │ │ │ │ │ -10.191read_xaiger2 - (experimental) read XAIGER file . . . . . . . . . . . . . . . . . . . . . . . . . 489 │ │ │ │ │ -10.192recover_names - Execute a lossy mapping command and recover original netnames . . . . . 489 │ │ │ │ │ -10.193rename - rename object in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489 │ │ │ │ │ -10.194rmports - remove module ports with no connections . . . . . . . . . . . . . . . . . . . . . . . 491 │ │ │ │ │ -10.195sat - solve a SAT problem in the circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491 │ │ │ │ │ -10.196scatter - add additional intermediate nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494 │ │ │ │ │ -10.197scc - detect strongly connected components (logic loops) . . . . . . . . . . . . . . . . . . . . 494 │ │ │ │ │ -10.198scratchpad - get/set values in the scratchpad . . . . . . . . . . . . . . . . . . . . . . . . . . . 495 │ │ │ │ │ -10.199script - execute commands from file or wire . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 │ │ │ │ │ -10.200select - modify and view the list of selected objects . . . . . . . . . . . . . . . . . . . . . . . . 496 │ │ │ │ │ -10.201setattr - set/unset attributes on objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 │ │ │ │ │ -10.202setenv - set an environment variable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 │ │ │ │ │ -10.203setparam - set/unset parameters on objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501 │ │ │ │ │ -10.204setundef - replace undef values with defined constants . . . . . . . . . . . . . . . . . . . . . . 501 │ │ │ │ │ + 10.151opt_mem_priority - remove priority relations between write ports that can never collide . . 472 │ │ │ │ │ +10.152opt_mem_widen - optimize memories where all ports are wide . . . . . . . . . . . . . . . . . 472 │ │ │ │ │ +10.153opt_merge - consolidate identical cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472 │ │ │ │ │ +10.154opt_muxtree - eliminate dead trees in multiplexer trees . . . . . . . . . . . . . . . . . . . . . 473 │ │ │ │ │ +10.155opt_reduce - simplify large MUXes and AND/OR gates . . . . . . . . . . . . . . . . . . . . . 473 │ │ │ │ │ +10.156opt_share - merge mutually exclusive cells of the same type that share an input signal . . . 474 │ │ │ │ │ +10.157paramap - renaming cell parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474 │ │ │ │ │ +10.158peepopt - collection of peephole optimizers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474 │ │ │ │ │ +10.159plugin - load and list loaded plugins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475 │ │ │ │ │ +10.160pmux2shiftx - transform $pmux cells to $shiftx cells . . . . . . . . . . . . . . . . . . . . . . . 475 │ │ │ │ │ +10.161pmuxtree - transform $pmux cells to trees of $mux cells . . . . . . . . . . . . . . . . . . . . . 476 │ │ │ │ │ +10.162portarcs - derive port arcs for propagation delay . . . . . . . . . . . . . . . . . . . . . . . . . 476 │ │ │ │ │ +10.163portlist - list (top-level) ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477 │ │ │ │ │ +10.164prep - generic synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477 │ │ │ │ │ +10.165printattrs - print attributes of selected objects . . . . . . . . . . . . . . . . . . . . . . . . . . 478 │ │ │ │ │ +10.166proc - translate processes to netlists . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478 │ │ │ │ │ +10.167proc_arst - detect asynchronous resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479 │ │ │ │ │ +10.168proc_clean - remove empty parts of processes . . . . . . . . . . . . . . . . . . . . . . . . . . 480 │ │ │ │ │ +10.169proc_dff - extract flip-flops from processes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480 │ │ │ │ │ +10.170proc_dlatch - extract latches from processes . . . . . . . . . . . . . . . . . . . . . . . . . . . 480 │ │ │ │ │ +10.171proc_init - convert initial block to init attributes . . . . . . . . . . . . . . . . . . . . . . . . 480 │ │ │ │ │ +10.172proc_memwr - extract memory writes from processes . . . . . . . . . . . . . . . . . . . . . . 480 │ │ │ │ │ +10.173proc_mux - convert decision trees to multiplexers . . . . . . . . . . . . . . . . . . . . . . . . 481 │ │ │ │ │ +10.174proc_prune - remove redundant assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . 481 │ │ │ │ │ +10.175proc_rmdead - eliminate dead trees in decision trees . . . . . . . . . . . . . . . . . . . . . . . 481 │ │ │ │ │ +10.176proc_rom - convert switches to ROMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481 │ │ │ │ │ +10.177qbfsat - solve a 2QBF-SAT problem in the circuit . . . . . . . . . . . . . . . . . . . . . . . . 481 │ │ │ │ │ +10.178ql_bram_merge - Infers QuickLogic k6n10f BRAM pairs that can operate independently . . 483 │ │ │ │ │ +10.179ql_bram_types - Change TDP36K type to subtypes . . . . . . . . . . . . . . . . . . . . . . . 483 │ │ │ │ │ +10.180ql_dsp_io_regs - change types of QL_DSP2 depending on configuration . . . . . . . . . . . 483 │ │ │ │ │ +10.181ql_dsp_macc - infer QuickLogic multiplier-accumulator DSP cells . . . . . . . . . . . . . . . 484 │ │ │ │ │ +10.182ql_dsp_simd - merge QuickLogic K6N10f DSP pairs to operate in SIMD mode . . . . . . . . 484 │ │ │ │ │ +10.183ql_ioff - Infer I/O FFs for qlf_k6n10f architecture . . . . . . . . . . . . . . . . . . . . . . . . 484 │ │ │ │ │ +10.184read - load HDL designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 │ │ │ │ │ +10.185read_aiger - read AIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485 │ │ │ │ │ +10.186read_blif - read BLIF file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486 │ │ │ │ │ +10.187read_json - read JSON file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486 │ │ │ │ │ +10.188read_liberty - read cells from liberty file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486 │ │ │ │ │ +10.189read_rtlil - read modules from RTLIL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487 │ │ │ │ │ +10.190read_verilog - read modules from Verilog file . . . . . . . . . . . . . . . . . . . . . . . . . . . 487 │ │ │ │ │ +10.191read_xaiger2 - (experimental) read XAIGER file . . . . . . . . . . . . . . . . . . . . . . . . . 491 │ │ │ │ │ +10.192recover_names - Execute a lossy mapping command and recover original netnames . . . . . 491 │ │ │ │ │ +10.193rename - rename object in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491 │ │ │ │ │ +10.194rmports - remove module ports with no connections . . . . . . . . . . . . . . . . . . . . . . . 493 │ │ │ │ │ +10.195sat - solve a SAT problem in the circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493 │ │ │ │ │ +10.196scatter - add additional intermediate nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496 │ │ │ │ │ +10.197scc - detect strongly connected components (logic loops) . . . . . . . . . . . . . . . . . . . . 496 │ │ │ │ │ +10.198scratchpad - get/set values in the scratchpad . . . . . . . . . . . . . . . . . . . . . . . . . . . 497 │ │ │ │ │ +10.199script - execute commands from file or wire . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498 │ │ │ │ │ +10.200select - modify and view the list of selected objects . . . . . . . . . . . . . . . . . . . . . . . . 498 │ │ │ │ │ +10.201setattr - set/unset attributes on objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 │ │ │ │ │ +10.202setenv - set an environment variable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 │ │ │ │ │ +10.203setparam - set/unset parameters on objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 │ │ │ │ │ +10.204setundef - replace undef values with defined constants . . . . . . . . . . . . . . . . . . . . . . 503 │ │ │ │ │ │ │ │ │ │ vii │ │ │ │ │ │ │ │ │ │ - 10.205share - perform sat-based resource sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502 │ │ │ │ │ -10.206shell - enter interactive command mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 │ │ │ │ │ -10.207show - generate schematics using graphviz . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 │ │ │ │ │ -10.208shregmap - map shift registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505 │ │ │ │ │ -10.209sim - simulate the circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506 │ │ │ │ │ -10.210simplemap - mapping simple coarse-grain cells . . . . . . . . . . . . . . . . . . . . . . . . . . 509 │ │ │ │ │ -10.211splice - create explicit splicing cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509 │ │ │ │ │ -10.212splitcells - split up multi-bit cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510 │ │ │ │ │ -10.213splitnets - split up multi-bit nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510 │ │ │ │ │ -10.214sta - perform static timing analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511 │ │ │ │ │ -10.215stat - print some statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511 │ │ │ │ │ -10.216submod - moving part of a module to a new submodule . . . . . . . . . . . . . . . . . . . . . 511 │ │ │ │ │ -10.217supercover - add hi/lo cover cells for each wire bit . . . . . . . . . . . . . . . . . . . . . . . . 512 │ │ │ │ │ -10.218synth - generic synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512 │ │ │ │ │ -10.219synth_achronix - synthesis for Achronix Speedster22i FPGAs. . . . . . . . . . . . . . . . . . 514 │ │ │ │ │ -10.220synth_anlogic - synthesis for Anlogic FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 516 │ │ │ │ │ -10.221synth_coolrunner2 - synthesis for Xilinx Coolrunner-II CPLDs . . . . . . . . . . . . . . . . . 518 │ │ │ │ │ -10.222synth_easic - synthesis for eASIC platform . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519 │ │ │ │ │ -10.223synth_ecp5 - synthesis for ECP5 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521 │ │ │ │ │ -10.224synth_efinix - synthesis for Efinix FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524 │ │ │ │ │ -10.225synth_fabulous - FABulous synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526 │ │ │ │ │ -10.226synth_gatemate - synthesis for Cologne Chip GateMate FPGAs . . . . . . . . . . . . . . . . 529 │ │ │ │ │ -10.227synth_gowin - synthesis for Gowin FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532 │ │ │ │ │ -10.228synth_greenpak4 - synthesis for GreenPAK4 FPGAs . . . . . . . . . . . . . . . . . . . . . . 534 │ │ │ │ │ -10.229synth_ice40 - synthesis for iCE40 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536 │ │ │ │ │ -10.230synth_intel - synthesis for Intel (Altera) FPGAs. . . . . . . . . . . . . . . . . . . . . . . . . 540 │ │ │ │ │ -10.231synth_intel_alm - synthesis for ALM-based Intel (Altera) FPGAs. . . . . . . . . . . . . . . . 542 │ │ │ │ │ -10.232synth_lattice - synthesis for Lattice FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 545 │ │ │ │ │ -10.233synth_microchip - synthesis for Microchip FPGAs . . . . . . . . . . . . . . . . . . . . . . . . 548 │ │ │ │ │ -10.234synth_nanoxplore - synthesis for NanoXplore FPGAs . . . . . . . . . . . . . . . . . . . . . . 551 │ │ │ │ │ -10.235synth_nexus - synthesis for Lattice Nexus FPGAs . . . . . . . . . . . . . . . . . . . . . . . . 554 │ │ │ │ │ -10.236synth_quicklogic - Synthesis for QuickLogic FPGAs . . . . . . . . . . . . . . . . . . . . . . . 557 │ │ │ │ │ -10.237synth_sf2 - synthesis for SmartFusion2 and IGLOO2 FPGAs . . . . . . . . . . . . . . . . . . 560 │ │ │ │ │ -10.238synth_xilinx - synthesis for Xilinx FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562 │ │ │ │ │ -10.239synthprop - synthesize SVA properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566 │ │ │ │ │ -10.240tcl - execute a TCL script file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567 │ │ │ │ │ -10.241techmap - generic technology mapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567 │ │ │ │ │ -10.242tee - redirect command output to file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570 │ │ │ │ │ -10.243test_abcloop - automatically test handling of loops in abc command . . . . . . . . . . . . . . 571 │ │ │ │ │ -10.244test_autotb - generate simple test benches . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571 │ │ │ │ │ -10.245test_cell - automatically test the implementation of a cell type . . . . . . . . . . . . . . . . . 572 │ │ │ │ │ -10.246test_generic - test the generic compute graph . . . . . . . . . . . . . . . . . . . . . . . . . . 573 │ │ │ │ │ -10.247test_pmgen - test pass for pmgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573 │ │ │ │ │ -10.248torder - print cells in topological order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574 │ │ │ │ │ -10.249trace - redirect command output to file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574 │ │ │ │ │ -10.250tribuf - infer tri-state buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574 │ │ │ │ │ -10.251uniquify - create unique copies of modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575 │ │ │ │ │ -10.252verific - load Verilog and VHDL designs using Verific . . . . . . . . . . . . . . . . . . . . . . 575 │ │ │ │ │ -10.253verilog_defaults - set default options for read_verilog . . . . . . . . . . . . . . . . . . . . . . 577 │ │ │ │ │ -10.254verilog_defines - define and undefine verilog defines . . . . . . . . . . . . . . . . . . . . . . . 578 │ │ │ │ │ -10.255viz - visualize data flow graph . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578 │ │ │ │ │ -10.256wbflip - flip the whitebox attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579 │ │ │ │ │ -10.257wrapcell - wrap individual cells into new modules . . . . . . . . . . . . . . . . . . . . . . . . 580 │ │ │ │ │ -10.258wreduce - reduce the word size of operations if possible . . . . . . . . . . . . . . . . . . . . . 580 │ │ │ │ │ + 10.205share - perform sat-based resource sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504 │ │ │ │ │ +10.206shell - enter interactive command mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505 │ │ │ │ │ +10.207show - generate schematics using graphviz . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506 │ │ │ │ │ +10.208shregmap - map shift registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507 │ │ │ │ │ +10.209sim - simulate the circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508 │ │ │ │ │ +10.210simplemap - mapping simple coarse-grain cells . . . . . . . . . . . . . . . . . . . . . . . . . . 511 │ │ │ │ │ +10.211splice - create explicit splicing cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511 │ │ │ │ │ +10.212splitcells - split up multi-bit cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512 │ │ │ │ │ +10.213splitnets - split up multi-bit nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512 │ │ │ │ │ +10.214sta - perform static timing analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513 │ │ │ │ │ +10.215stat - print some statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513 │ │ │ │ │ +10.216submod - moving part of a module to a new submodule . . . . . . . . . . . . . . . . . . . . . 513 │ │ │ │ │ +10.217supercover - add hi/lo cover cells for each wire bit . . . . . . . . . . . . . . . . . . . . . . . . 514 │ │ │ │ │ +10.218synth - generic synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514 │ │ │ │ │ +10.219synth_achronix - synthesis for Achronix Speedster22i FPGAs. . . . . . . . . . . . . . . . . . 516 │ │ │ │ │ +10.220synth_anlogic - synthesis for Anlogic FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 518 │ │ │ │ │ +10.221synth_coolrunner2 - synthesis for Xilinx Coolrunner-II CPLDs . . . . . . . . . . . . . . . . . 520 │ │ │ │ │ +10.222synth_easic - synthesis for eASIC platform . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521 │ │ │ │ │ +10.223synth_ecp5 - synthesis for ECP5 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523 │ │ │ │ │ +10.224synth_efinix - synthesis for Efinix FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526 │ │ │ │ │ +10.225synth_fabulous - FABulous synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528 │ │ │ │ │ +10.226synth_gatemate - synthesis for Cologne Chip GateMate FPGAs . . . . . . . . . . . . . . . . 531 │ │ │ │ │ +10.227synth_gowin - synthesis for Gowin FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534 │ │ │ │ │ +10.228synth_greenpak4 - synthesis for GreenPAK4 FPGAs . . . . . . . . . . . . . . . . . . . . . . 536 │ │ │ │ │ +10.229synth_ice40 - synthesis for iCE40 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538 │ │ │ │ │ +10.230synth_intel - synthesis for Intel (Altera) FPGAs. . . . . . . . . . . . . . . . . . . . . . . . . 542 │ │ │ │ │ +10.231synth_intel_alm - synthesis for ALM-based Intel (Altera) FPGAs. . . . . . . . . . . . . . . . 544 │ │ │ │ │ +10.232synth_lattice - synthesis for Lattice FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 547 │ │ │ │ │ +10.233synth_microchip - synthesis for Microchip FPGAs . . . . . . . . . . . . . . . . . . . . . . . . 550 │ │ │ │ │ +10.234synth_nanoxplore - synthesis for NanoXplore FPGAs . . . . . . . . . . . . . . . . . . . . . . 553 │ │ │ │ │ +10.235synth_nexus - synthesis for Lattice Nexus FPGAs . . . . . . . . . . . . . . . . . . . . . . . . 556 │ │ │ │ │ +10.236synth_quicklogic - Synthesis for QuickLogic FPGAs . . . . . . . . . . . . . . . . . . . . . . . 559 │ │ │ │ │ +10.237synth_sf2 - synthesis for SmartFusion2 and IGLOO2 FPGAs . . . . . . . . . . . . . . . . . . 562 │ │ │ │ │ +10.238synth_xilinx - synthesis for Xilinx FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564 │ │ │ │ │ +10.239synthprop - synthesize SVA properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568 │ │ │ │ │ +10.240tcl - execute a TCL script file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569 │ │ │ │ │ +10.241techmap - generic technology mapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569 │ │ │ │ │ +10.242tee - redirect command output to file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572 │ │ │ │ │ +10.243test_abcloop - automatically test handling of loops in abc command . . . . . . . . . . . . . . 573 │ │ │ │ │ +10.244test_autotb - generate simple test benches . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573 │ │ │ │ │ +10.245test_cell - automatically test the implementation of a cell type . . . . . . . . . . . . . . . . . 574 │ │ │ │ │ +10.246test_generic - test the generic compute graph . . . . . . . . . . . . . . . . . . . . . . . . . . 575 │ │ │ │ │ +10.247test_pmgen - test pass for pmgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575 │ │ │ │ │ +10.248torder - print cells in topological order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576 │ │ │ │ │ +10.249trace - redirect command output to file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576 │ │ │ │ │ +10.250tribuf - infer tri-state buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576 │ │ │ │ │ +10.251uniquify - create unique copies of modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577 │ │ │ │ │ +10.252verific - load Verilog and VHDL designs using Verific . . . . . . . . . . . . . . . . . . . . . . 577 │ │ │ │ │ +10.253verilog_defaults - set default options for read_verilog . . . . . . . . . . . . . . . . . . . . . . 579 │ │ │ │ │ +10.254verilog_defines - define and undefine verilog defines . . . . . . . . . . . . . . . . . . . . . . . 580 │ │ │ │ │ +10.255viz - visualize data flow graph . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580 │ │ │ │ │ +10.256wbflip - flip the whitebox attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581 │ │ │ │ │ +10.257wrapcell - wrap individual cells into new modules . . . . . . . . . . . . . . . . . . . . . . . . 582 │ │ │ │ │ +10.258wreduce - reduce the word size of operations if possible . . . . . . . . . . . . . . . . . . . . . 582 │ │ │ │ │ │ │ │ │ │ viii │ │ │ │ │ │ │ │ │ │ - 10.259write_aiger - write design to AIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581 │ │ │ │ │ -10.260write_aiger2 - (experimental) write design to AIGER file . . . . . . . . . . . . . . . . . . . . 581 │ │ │ │ │ -10.261write_blif - write design to BLIF file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582 │ │ │ │ │ -10.262write_btor - write design to BTOR file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583 │ │ │ │ │ -10.263write_cxxrtl - convert design to C++ RTL simulation . . . . . . . . . . . . . . . . . . . . . . 584 │ │ │ │ │ -10.264write_edif - write design to EDIF netlist file . . . . . . . . . . . . . . . . . . . . . . . . . . . 588 │ │ │ │ │ -10.265write_file - write a text to a file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 589 │ │ │ │ │ -10.266write_firrtl - write design to a FIRRTL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590 │ │ │ │ │ -10.267write_functional_cxx - convert design to C++ using the functional backend . . . . . . . . . 590 │ │ │ │ │ -10.268write_functional_rosette - Generate Rosette compatible Racket from Functional IR . . . . . 590 │ │ │ │ │ -10.269write_functional_smt2 - Generate SMT-LIB from Functional IR . . . . . . . . . . . . . . . . 590 │ │ │ │ │ -10.270write_intersynth - write design to InterSynth netlist file . . . . . . . . . . . . . . . . . . . . . 590 │ │ │ │ │ -10.271write_jny - generate design metadata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591 │ │ │ │ │ -10.272write_json - write design to a JSON file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591 │ │ │ │ │ -10.273write_rtlil - write design to RTLIL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596 │ │ │ │ │ -10.274write_simplec - convert design to simple C code . . . . . . . . . . . . . . . . . . . . . . . . . 597 │ │ │ │ │ -10.275write_smt2 - write design to SMT-LIBv2 file . . . . . . . . . . . . . . . . . . . . . . . . . . . 597 │ │ │ │ │ -10.276write_smv - write design to SMV file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600 │ │ │ │ │ -10.277write_spice - write design to SPICE netlist file . . . . . . . . . . . . . . . . . . . . . . . . . . 600 │ │ │ │ │ -10.278write_table - write design as connectivity table . . . . . . . . . . . . . . . . . . . . . . . . . 601 │ │ │ │ │ -10.279write_verilog - write design to Verilog file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601 │ │ │ │ │ -10.280write_xaiger - write design to XAIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603 │ │ │ │ │ -10.281write_xaiger2 - (experimental) write module to XAIGER file . . . . . . . . . . . . . . . . . . 604 │ │ │ │ │ -10.282xilinx_dffopt - Xilinx: optimize FF control signal usage . . . . . . . . . . . . . . . . . . . . . 604 │ │ │ │ │ -10.283xilinx_dsp - Xilinx: pack resources into DSPs . . . . . . . . . . . . . . . . . . . . . . . . . . 604 │ │ │ │ │ -10.284xilinx_srl - Xilinx shift register extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605 │ │ │ │ │ -10.285xprop - formal x propagation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606 │ │ │ │ │ -10.286zinit - add inverters so all FF are zero-initialized . . . . . . . . . . . . . . . . . . . . . . . . . 607 │ │ │ │ │ + 10.259write_aiger - write design to AIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583 │ │ │ │ │ +10.260write_aiger2 - (experimental) write design to AIGER file . . . . . . . . . . . . . . . . . . . . 583 │ │ │ │ │ +10.261write_blif - write design to BLIF file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584 │ │ │ │ │ +10.262write_btor - write design to BTOR file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585 │ │ │ │ │ +10.263write_cxxrtl - convert design to C++ RTL simulation . . . . . . . . . . . . . . . . . . . . . . 586 │ │ │ │ │ +10.264write_edif - write design to EDIF netlist file . . . . . . . . . . . . . . . . . . . . . . . . . . . 590 │ │ │ │ │ +10.265write_file - write a text to a file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591 │ │ │ │ │ +10.266write_firrtl - write design to a FIRRTL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592 │ │ │ │ │ +10.267write_functional_cxx - convert design to C++ using the functional backend . . . . . . . . . 592 │ │ │ │ │ +10.268write_functional_rosette - Generate Rosette compatible Racket from Functional IR . . . . . 592 │ │ │ │ │ +10.269write_functional_smt2 - Generate SMT-LIB from Functional IR . . . . . . . . . . . . . . . . 592 │ │ │ │ │ +10.270write_intersynth - write design to InterSynth netlist file . . . . . . . . . . . . . . . . . . . . . 592 │ │ │ │ │ +10.271write_jny - generate design metadata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593 │ │ │ │ │ +10.272write_json - write design to a JSON file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593 │ │ │ │ │ +10.273write_rtlil - write design to RTLIL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598 │ │ │ │ │ +10.274write_simplec - convert design to simple C code . . . . . . . . . . . . . . . . . . . . . . . . . 599 │ │ │ │ │ +10.275write_smt2 - write design to SMT-LIBv2 file . . . . . . . . . . . . . . . . . . . . . . . . . . . 599 │ │ │ │ │ +10.276write_smv - write design to SMV file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602 │ │ │ │ │ +10.277write_spice - write design to SPICE netlist file . . . . . . . . . . . . . . . . . . . . . . . . . . 602 │ │ │ │ │ +10.278write_table - write design as connectivity table . . . . . . . . . . . . . . . . . . . . . . . . . 603 │ │ │ │ │ +10.279write_verilog - write design to Verilog file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603 │ │ │ │ │ +10.280write_xaiger - write design to XAIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605 │ │ │ │ │ +10.281write_xaiger2 - (experimental) write module to XAIGER file . . . . . . . . . . . . . . . . . . 606 │ │ │ │ │ +10.282xilinx_dffopt - Xilinx: optimize FF control signal usage . . . . . . . . . . . . . . . . . . . . . 606 │ │ │ │ │ +10.283xilinx_dsp - Xilinx: pack resources into DSPs . . . . . . . . . . . . . . . . . . . . . . . . . . 606 │ │ │ │ │ +10.284xilinx_srl - Xilinx shift register extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607 │ │ │ │ │ +10.285xprop - formal x propagation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608 │ │ │ │ │ +10.286zinit - add inverters so all FF are zero-initialized . . . . . . . . . . . . . . . . . . . . . . . . . 609 │ │ │ │ │ Bibliography │ │ │ │ │ │ │ │ │ │ -609 │ │ │ │ │ - │ │ │ │ │ -Internal cell reference │ │ │ │ │ - │ │ │ │ │ 611 │ │ │ │ │ │ │ │ │ │ Property Index │ │ │ │ │ │ │ │ │ │ +613 │ │ │ │ │ + │ │ │ │ │ +Internal cell reference │ │ │ │ │ + │ │ │ │ │ 615 │ │ │ │ │ │ │ │ │ │ Command Reference │ │ │ │ │ │ │ │ │ │ -617 │ │ │ │ │ +619 │ │ │ │ │ │ │ │ │ │ Tag Index │ │ │ │ │ │ │ │ │ │ -621 │ │ │ │ │ +623 │ │ │ │ │ │ │ │ │ │ ix │ │ │ │ │ │ │ │ │ │ x │ │ │ │ │ │ │ │ │ │ YosysHQ Yosys, Version 0.51 │ │ │ │ │ │ │ │ │ │ @@ -15498,15 +15498,20 @@ │ │ │ │ │ To find the compile options used for a given Yosys build, call yosys-config --cxxflags. This documentation was built with the following compile options: │ │ │ │ │ --cxxflags │ │ │ │ │ │ │ │ │ │ -g -O2 -flto=auto -ffat-lto-objects \ │ │ │ │ │ -fstack-protector-strong -fstack-clash-protection -Wformat \ │ │ │ │ │ -Werror=format-security -fcf-protection -Wall -Wextra \ │ │ │ │ │ -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ -fPIC \ │ │ │ │ │ --I/usr/include -DYOSYS_VER= │ │ │ │ │ +-I/usr/include -DYOSYS_VER=@CXXFLAGS@.51 -DYOSYS_MAJOR=0 \ │ │ │ │ │ +-DYOSYS_MINOR=51 -DYOSYS_COMMIT=0.51 -std=c++17 -O3 \ │ │ │ │ │ +-DYOSYS_ENABLE_READLINE -DYOSYS_ENABLE_PLUGINS \ │ │ │ │ │ +-DYOSYS_ENABLE_GLOB -DYOSYS_ENABLE_ZLIB \ │ │ │ │ │ +-I/usr/include/tcl8.6 -DYOSYS_ENABLE_TCL -DYOSYS_ENABLE_ABC \ │ │ │ │ │ +-DYOSYS_ENABLE_COVER │ │ │ │ │ │ │ │ │ │ ò Note │ │ │ │ │ The YosysHQ specific extensions are only available with the TabbyCAD suite. │ │ │ │ │ │ │ │ │ │ Required Verific features │ │ │ │ │ The following features, along with their corresponding Yosys build parameters, are required for the YosysVerific patch: │ │ │ │ │ • RTL elaboration with │ │ │ │ │ @@ -18356,15 +18361,20 @@ │ │ │ │ │ --cxx │ │ │ │ │ g++ │ │ │ │ │ --cxxflags │ │ │ │ │ -g -O2 -flto=auto -ffat-lto-objects \ │ │ │ │ │ -fstack-protector-strong -fstack-clash-protection -Wformat \ │ │ │ │ │ -Werror=format-security -fcf-protection -Wall -Wextra \ │ │ │ │ │ -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ -fPIC \ │ │ │ │ │ --I/usr/include -DYOSYS_VER= │ │ │ │ │ +-I/usr/include -DYOSYS_VER=@CXXFLAGS@.51 -DYOSYS_MAJOR=0 \ │ │ │ │ │ +-DYOSYS_MINOR=51 -DYOSYS_COMMIT=0.51 -std=c++17 -O3 \ │ │ │ │ │ +-DYOSYS_ENABLE_READLINE -DYOSYS_ENABLE_PLUGINS \ │ │ │ │ │ +-DYOSYS_ENABLE_GLOB -DYOSYS_ENABLE_ZLIB \ │ │ │ │ │ +-I/usr/include/tcl8.6 -DYOSYS_ENABLE_TCL -DYOSYS_ENABLE_ABC \ │ │ │ │ │ +-DYOSYS_ENABLE_COVER │ │ │ │ │ --linkflags │ │ │ │ │ -rdynamic │ │ │ │ │ --ldflags │ │ │ │ │ (alias of --linkflags) │ │ │ │ │ --libs │ │ │ │ │ -lstdc++ -lm -lrt -lreadline -lffi -ldl -lz -ltcl8.6 -ltclstub8.6 │ │ │ │ │ --ldlibs │ │ │ │ │ @@ -18375,25 +18385,25 @@ │ │ │ │ │ /usr/share/yosys │ │ │ │ │ All other args are passed through as they are. │ │ │ │ │ Use --exec to call a command instead of generating output. Example usage: │ │ │ │ │ ./yosys-config --exec --cxx --cxxflags --ldflags -o plugin.so -shared plugin.cc --libs │ │ │ │ │ The above command can be abbreviated as: │ │ │ │ │ ./yosys-config --build plugin.so plugin.cc │ │ │ │ │ Use --prefix to change the prefix for the special args from '--' to │ │ │ │ │ -something else. Example: │ │ │ │ │ -./yosys-config --prefix @ bindir: @bindir │ │ │ │ │ -The args --bindir and --datdir can be directly followed by a slash and │ │ │ │ │ (continues on next page) │ │ │ │ │ │ │ │ │ │ 225 │ │ │ │ │ │ │ │ │ │ YosysHQ Yosys, Version 0.51 │ │ │ │ │ │ │ │ │ │ (continued from previous page) │ │ │ │ │ │ │ │ │ │ +something else. Example: │ │ │ │ │ +./yosys-config --prefix @ bindir: @bindir │ │ │ │ │ +The args --bindir and --datdir can be directly followed by a slash and │ │ │ │ │ additional text. Example: │ │ │ │ │ ./yosys-config --datdir/simlib.v │ │ │ │ │ │ │ │ │ │ 8.2 yosys-filterlib │ │ │ │ │ v Todo │ │ │ │ │ how does a filterlib rules-file work? │ │ │ │ │ The yosys-filterlib tool is a small utility that can be used to strip or extract information from a Liberty │ │ │ │ │ @@ -18430,28 +18440,24 @@ │ │ │ │ │ -T type │ │ │ │ │ specify output type (blif_mv (default), blif_mvs, blif, or none) │ │ │ │ │ -x │ │ │ │ │ equivalent to '-t none -T none' │ │ │ │ │ -b │ │ │ │ │ running in bridge mode │ │ │ │ │ │ │ │ │ │ -8.4 yosys-smtbmc │ │ │ │ │ -The yosys-smtbmc tool is a utility used by SBY for interacting with smt solvers. │ │ │ │ │ -yosys-smtbmc [options] │ │ │ │ │ --h, --help │ │ │ │ │ -(continues on next page) │ │ │ │ │ - │ │ │ │ │ 226 │ │ │ │ │ │ │ │ │ │ Chapter 8. Auxiliary programs │ │ │ │ │ │ │ │ │ │ YosysHQ Yosys, Version 0.51 │ │ │ │ │ │ │ │ │ │ -(continued from previous page) │ │ │ │ │ - │ │ │ │ │ +8.4 yosys-smtbmc │ │ │ │ │ +The yosys-smtbmc tool is a utility used by SBY for interacting with smt solvers. │ │ │ │ │ +yosys-smtbmc [options] │ │ │ │ │ +-h, --help │ │ │ │ │ show this message │ │ │ │ │ -t │ │ │ │ │ -t : │ │ │ │ │ -t :: │ │ │ │ │ default: skip_steps=0, step_size=1, num_steps=20 │ │ │ │ │ -g │ │ │ │ │ │ │ │ │ │ @@ -18480,29 +18486,29 @@ │ │ │ │ │ the AIGER witness file does not include the status and │ │ │ │ │ properties lines. │ │ │ │ │ --yw │ │ │ │ │ read a Yosys witness. │ │ │ │ │ --btorwit │ │ │ │ │ read a BTOR witness. │ │ │ │ │ --noinfo │ │ │ │ │ -only run the core proof, do not collect and print any │ │ │ │ │ -additional information (e.g. which assert failed) │ │ │ │ │ ---presat │ │ │ │ │ -check if the design with assumptions but without assertions │ │ │ │ │ -is SAT before checking if assertions are UNSAT. This will │ │ │ │ │ (continues on next page) │ │ │ │ │ │ │ │ │ │ 8.4. yosys-smtbmc │ │ │ │ │ │ │ │ │ │ 227 │ │ │ │ │ │ │ │ │ │ YosysHQ Yosys, Version 0.51 │ │ │ │ │ │ │ │ │ │ (continued from previous page) │ │ │ │ │ │ │ │ │ │ +only run the core proof, do not collect and print any │ │ │ │ │ +additional information (e.g. which assert failed) │ │ │ │ │ +--presat │ │ │ │ │ +check if the design with assumptions but without assertions │ │ │ │ │ +is SAT before checking if assertions are UNSAT. This will │ │ │ │ │ detect if there are contradicting assumptions. In some cases │ │ │ │ │ this will also help to "warm up" the solver, potentially │ │ │ │ │ yielding a speedup. │ │ │ │ │ --final-only │ │ │ │ │ only check final constraints, assume base case │ │ │ │ │ --assume-skipped │ │ │ │ │ assume asserts in skipped steps in BMC. │ │ │ │ │ @@ -18529,29 +18535,29 @@ │ │ │ │ │ file and only dump object below in design hierarchy. │ │ │ │ │ --noinit │ │ │ │ │ do not assume initial conditions in state 0 │ │ │ │ │ --dump-all │ │ │ │ │ when using -g or -i, create a dump file for each │ │ │ │ │ step. The character '%' is replaced in all dump │ │ │ │ │ filenames with the step number. │ │ │ │ │ ---append │ │ │ │ │ -add time steps at the end of the trace │ │ │ │ │ -when creating a counter example (this additional time │ │ │ │ │ -steps will still be constrained by assumptions) │ │ │ │ │ ---binary │ │ │ │ │ (continues on next page) │ │ │ │ │ │ │ │ │ │ 228 │ │ │ │ │ │ │ │ │ │ Chapter 8. Auxiliary programs │ │ │ │ │ │ │ │ │ │ YosysHQ Yosys, Version 0.51 │ │ │ │ │ │ │ │ │ │ (continued from previous page) │ │ │ │ │ │ │ │ │ │ +--append │ │ │ │ │ +add time steps at the end of the trace │ │ │ │ │ +when creating a counter example (this additional time │ │ │ │ │ +steps will still be constrained by assumptions) │ │ │ │ │ +--binary │ │ │ │ │ dump anyconst values as raw bit strings │ │ │ │ │ --keep-going │ │ │ │ │ continue BMC after the first failed assertion and report │ │ │ │ │ further failed assertions. To output multiple traces │ │ │ │ │ covering all found failed assertions, the character '%' is │ │ │ │ │ replaced in all dump filenames with an increasing number. │ │ │ │ │ In cover mode, don't stop when a cover trace contains a failed │ │ │ │ │ @@ -18579,29 +18585,30 @@ │ │ │ │ │ --timeout │ │ │ │ │ set the solver timeout to the specified value (in seconds). │ │ │ │ │ --logic │ │ │ │ │ use the specified SMT2 logic (e.g. QF_AUFBV) │ │ │ │ │ --dummy │ │ │ │ │ if solver is "dummy", read solver output from that file │ │ │ │ │ otherwise: write solver output to that file │ │ │ │ │ ---smt2-option